ビット線負荷交互配置構成を用いた5ns32K×8/×9bi-CMOS TTL SRAM

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概要

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• 4.2×5.6μm^2の4M SRAMクラスの小面積メモリセルと遮断周波数18.5GHzの超高性能自己整合形バイポーラと0.6μm/0.7μm(nMOS/pMOS)のゲート長のMOSトランジスタをもつ5層ポリシリコン・2層アルミの0.6μm bi-CMOSプロセスを用いて,標準アクセス時間5nsの超高速32K×8/×9TTL bi-CMOSSRAMを開発した.高速アクセスを実現するために,多ビットTTL SRAMにおいて大きな問題である出力ノイズを低減するセンタパワーピンを採用し,センタパワーピンに最適なメモリアレーアーキテクチャであるビット線負荷交互配置構成を考案した.また,高速ビット線プリチャージが可能なビット線負荷回路と,高速センス可能なワイヤードオア形カラムセンス回路を使用した.

• 社団法人電子情報通信学会の論文
• 1993-07-25

著者

• 角 正

  三菱電機株式会社システムLSI開発研究所

• 大林 茂樹

  三菱電機(株) メモリ事業統括部

• 本田 裕己

  三菱電機(株) メモリ事業統括部

• 塩見 徹

  三菱電機(株) メモリ事業統括部

• 角 正

  三菱電機株式会社北伊丹製作所

• 河野 芳雄

  三菱電機株式会社lsi研究所

• 石垣 佳之

  三菱電機

• 大林 茂樹

  三菱電機株式会社北伊丹製作所

• 塩見 徹

  三菱電機株式会社北伊丹製作所

• 松尾 龍一

  三菱電機株式会社北伊丹製作所

• 本田 裕己

  三菱電機株式会社LSI研究所

• 石垣 佳之

  三菱電機株式会社LSI研究所

• 宇賀 公治

  三菱電機株式会社LSI研究所

• 石田 雅宏

  三菱電機株式会社LSI研究所

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