フローティングゲートを用いるアナログ積和演算回路のプロトタイプチップについて
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概要
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高速な画像処理のためのアプローチのひとつに、センサ・アレイと並列演算回路を一体化し、画像の入力と演算処理を同時に実行することを狙ったインテリジェント・センサあるいはビジョンチップなどと呼ばれるアーキテクチャがある。このための演算回路はコンパクトかつ低消費電力であることが要求されるが、我々はフローティングゲートを持つ差動増幅器を用いた方式を検討しており、本演算方式によりDCT演算回路を構成すれば画像圧縮センサの実現も考えられることを示した。本報告では、このフローティングゲート付差動増幅器について動作原理およびアプリケーションを概説し、さらに試作中のプロトタイプ・チップについてレイアウト作業の概況を報告する。
- 社団法人電子情報通信学会の論文
- 1997-08-22
著者
-
松本 隆
早稲田大学大学院理工学研究科
-
松本 隆
早稲田大学先進理工学学術院 電気・情報生命工学科
-
坂井 丈泰
早稲田大学理工学総合研究センター
-
坂井 丈泰
運輸省電子航法研究所
-
国島 貴志
早稲田大学 理工学部 電気電子情報工学科
-
永井 宏昌
早稲田大学 理工学部 電気電子情報工学科
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