キャッシュ/バッファ内フラグ方式による命令先取り分配方式
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概要
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(1)命令キャッシュ内に備えた逐次処理フラグと命令バッファ内並列処理可否判定を併用するキャッシュ/バッファ内フラグ方式と, (2)分岐命令の無効化を分岐履歴テーブルにより予測する動的無効化予測方式, の二つからなる命令先取り分配方式を提案する.本方式により, 1サイクルに複数命令を並列処理するスーパスカラプロセッサにおいて動作周波数を落とさずに複数演算器に有効に命令を供給することができる. 0.3μmCMOSを用いた4.5Mトランジスタの2命令並列処理スーパスカラプロセッサにおいて本方式を適用し動作周波数150MHzを達成し, その有効性を実証した.
- 社団法人電子情報通信学会の論文
- 1997-04-25
著者
-
吉田 昌司
(株)日立製作所日立研究所
-
清水 照久
日立製作所デバイス開発センタ
-
澤本 英雄
(株)日立製作所エンタープライズサーバ事業部
-
堀田 多加志
(株)日立製作所 日立研究所
-
堀田 多加志
日立製作所
-
田中 成弥
(株)日立製作所日立研究所
-
松尾 康太郎
(株)日立製作所オフィスシステム事業部
-
清水 照久
(株)日立製作所デバイス開発センタ
-
掘田 多加志
日立製作所 日立研究所
-
澤本 英雄
(株)日立製作所
-
沢本 英雄
(株)日立製作所汎用コンピュータ事業部
-
吉田 昌司
(株)日立製作所日立研究所情報制御第一研究部
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