携帯端末向け低電力H.263コーデックコアのVLSI化設計
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概要
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本論文では低ビットレート画像符号化アルゴリズムH.263用コーデックコアのVLSI化設計について述べる.特に携帯端末での利用を目的として設計された本コアは, コーデックの各処理過程を特定のASICアーキテクチャによって実現する.すなわち, 各演算回路は, 高い符号化効率を達成する符号化オプションをとり入れ, しかも小面積かつ低動力周波数を徹底的に追求する新しいアーキテクチャにより実装した.本コアをトップダウンASIC設計システムCOMPASS Design Tools ver.9を用いてVLSI化設計した結果, 0.35μmCMOS4層メタルテクノロジで4.94mm^2, 15MHz動作時の消費電力は84.18mW(電源電圧3.3V)となった.
- 社団法人電子情報通信学会の論文
- 1998-10-25
著者
-
尾上 孝雄
大阪大学大学院情報科学研究科
-
白川 功
大阪大学大学院工学研究科情報システム工学専攻
-
藤田 玄
大阪大学大学院情報科学研究科
-
Miki Morgan
大阪大学大学院工学研究科情報システム工学専攻
-
Hirosuke Miki
大阪大学大学院工学研究科
-
尾上 孝雄
大阪大学大学院工学研究科情報システム工学専攻
-
藤田 玄
大阪大学大学院工学研究科情報システム工学専攻
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