167MHz 1Mbit CMOSシンクロナスキャッシュSRAM

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概要

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• 167MHz 1Mbit CMOSシンクロナスキャッシュSRAMを開発した。167MHzという高速動作実現のため、0.45μmプロセスを導入し、制御部中央配置チップフロアブラン、擬似ラッチ(QL)センスアンプ及びワンショット制御(OSC)出力レジスタを開発した。また、高速なシステムの中で適切なセットアップ/ホールド時間マージンを確保するため、等価マージン(EM)設定手法を考案した。これらにより、シミュレーションにて、サイクル時間 5.79ns を実現した。

• 社団法人電子情報通信学会の論文
• 1996-07-19

著者

• 小宮路 邦広

  (株)日立製作所中央研究所

• 矢幡 秀治

  (株)日立製作所 半導体事業部

• 西尾 洋二

  (株)日立製作所 半導体事業部

• 平石 厚

  (株)日立製作所 半導体事業部

• 西尾 洋二

  (株)日立製作所半導体事業部

• 豊嶋 博

  (株)日立超LSIエンジニアリング

• 木下 嘉隆

  (株)日立製作所、半導体事業部

• 小宮路 邦広

  (株)日立製作所、半導体事業部

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