CMOS LSIにおけるCu配線のストレスボイディング現象 : via直下に出来るストレスボイドと配線レイアウトとの関係

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概要

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• ダマシンCu配線技術は、かつてAI配線で経験したストレスボイディング(Stress-Induced Voiding, SIV)によるオープン不良という問題に直面している。デュアルダマシン構造のCu配線においてはvia中にボイドが出来る場合とvia直下にボイドが出来る場合の二つのモードがあり、現象把握、機構解明とプロセスインテグレーションの最適化が進められている。しかしながら、この問題はプロセスの改善のみならずデザインの最適化も必要である。本報告は、via直下に形成されるストレスボイドに関して、ボイドの発生・成長の現象を把握し、配線レイアウトの観点からCMOS設計に考慮すべきポイントについて述べると同時に、プロセスとして抑えるべきポイントを提案する。

• 2003-01-31

著者

• 吉田 健司

  東芝セミコンダクター社システムlsi事業部

• 藤巻 剛

  (株)東芝セミコンダクター社

• 古田 健司

  東芝セミコンダクター社システムlsi事業部

• 金子 尚史

  株式会社東芝マイクロエレクトロニクス技術研究所プロセス技術研究所

• 金子 尚史

  株式会社東芝セミコンダクター社

• 宮本 浩二

  株式会社東芝セミコンダクター社

• 古田 健司

  東芝マイクロエレクトロニクス(株)

• 藤巻 剛

  株式会社東芝セミコンダクター社

• 中澤 寛

  株式会社東芝セミコンダクター社

• 森田 正子

  株式会社東芝セミコンダクター社

• 本間 友幸

  岩手東芝エレクトロニクス株式会社

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