疑似乱数アドレッシングによるRAMテストに適したテストパターンの提案
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概要
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ASICのテスト容易化手法として, BIST (Built In Self Test手法が注目されている。LFSR (Linear Feedback Shift Register)回路にall-0発生のためのnor回路を付加した修正LFSR回路は, 回路規模が小さく, 全周期系列と言われる疑似乱数を発生する。全周期系列をRAMのアドレス部のスキャンパスにシフトすることで(図1), 全アドレスを効率よく発生することができる(表1)。しかしアドレスが乱数発生のため従来のテストパターンではコンタクト・オープン故障などが検出できない場合がある。本稿では疑似乱数アドレッシング手法に適した新しいテストパターンについて報告する。
- 社団法人電子情報通信学会の論文
- 1997-03-06
著者
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浜野 尚徳
三菱電機(株)システムLSI事業統括部
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岩出 秀平
三菱電機(株)システムlsi開発研究所
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大澤 徳哉
三菱電機(株)システムlsi開発研究所
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前野 秀史
三菱電機(株)システムLSI開発研究所
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