パス遅延故障を検出可能な順序回路の構成法(信号処理, LSI, 及び一般)
スポンサーリンク
概要
- 論文の詳細を見る
本稿では,パス遅延故障のテストに用いられている2パターンテストの考えを応用した,パス遅延故障を検出可能な順序回路の構成法について示す.パス遅延故障は順序回路のレジスタの値に影響を及ぼすことから,レジスタの値を観測することにより,パス遅延故障を検出することが可能と考えられる.そこで本稿では,順序回路に対するパス遅延故障の検出条件について検討する.また順序回路に対して,この条件を満たす状態遷移図や状態割り当ての方法を提案する.さらに,提案した方法を用いたパス遅延故障を検出可能な順序回路の設計例を示す.
- 社団法人電子情報通信学会の論文
- 2003-06-20
著者
関連論文
- B-5-115 IEEE802.11n/VHT向け無線LANの設計(B-5.無線通信システムB(ワイヤレスアクセス),一般セッション)
- IEEE802.11n用LDPC符号器の性能評価とそのRTL設計(スマートパーソナルシステム,一般)
- パス遅延故障を検出可能な回路の構成に関する一検討(テスト設計とテスト容易化,デザインガイア2007-VLSI設計の新しい大地を考える研究会-)
- パス遅延故障を検出可能な回路の構成に関する一検討(テスト設計とテスト容易化,デザインガイア2007-VLSI設計の新しい大地を考える研究会-)
- パス遅延故障を検出可能な回路の構成に関する一検討(テスト設計とテスト容易化,デザインガイア2007-VLSI設計の新しい大地を考える研究会-)
- Min-Sumアルゴリズムを用いた高速無線LANシステム用LDPC復号器の設計(FPGA/設計事例,デザインガイア2007-VLSI設計の新しい大地を考える研究会-)
- Min-Sumアルゴリズムを用いた高速無線LANシステム用LDPC復号器の設計(FPGA/設計事例,デザインガイア2007-VLSI設計の新しい大地を考える研究会-)
- Min-Sumアルゴリズムを用いた高速無線LANシステム用LDPC復号器の設計(FPGA/設計事例,デザインガイア2007-VLSI設計の新しい大地を考える研究会-)
- A-3-23 組合せ回路の信号遷移関数を用いた低消費電力化手法
- 信号遷移関数を用いた組合せ回路の低消費電力化に関する一検討
- 信号遷移関数を用いた組合せ回路の低消費電力化に関する一検討
- 第1章 C++言語をベースにしたシステムレベル設計言語 SystemCの基礎 (特集 ソフトウェア技術者も必読! C/C++によるハードウェア設計入門)
- パス遅延故障を検出するための等距離遷移回路の提案(VLSIの設計/検証/テスト及び一般(デザインガイア))
- パス遅延故障を検出するための等距離遷移回路の提案(VLSIの設計/検証/テスト及び一般(デザインガイア))
- パス遅延故障を検出するための等距離遷移回路の提案(VLSIの設計/検証/テスト及び一般(デザインガイア))
- パス遅延故障を検出するための等距離遷移回路の提案(VLSIの設計/検証/テスト及び一般(デザインガイア))
- 並列加算を用いた高速モンゴメリ乗算器の設計
- 並列加算を用いた高速モンゴメリ乗算器の設計(アルゴリズム)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会)
- パス遅延故障を検出可能な順序回路を構成するための状態割り当て法(テスト設計)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会)
- 並列加算を用いた高速モンゴメリ乗算器の設計(アルゴリズム)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
- パス遅延故障を検出可能な順序回路を構成するための状態割り当て法(テスト設計)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
- 並列加算を用いた高速モンゴメリ乗算器の設計(アルゴリズム)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
- パス遅延故障を検出可能な順序回路を構成するための状態割り当て法(テスト設計)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
- 並列加算を用いた高速モンゴメリ乗算器の設計(アルゴリズム)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
- パス遅延故障を検出可能な順序回路を構成するための状態割り当て法(テスト設計)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
- BTBを利用したVLIWプロセッサ向けデュアルパス投機実行手法(ARC-7:予測と投機)(2003年並列/分散/協調処理に関する『松江』サマー・ワークショップ(SWoPP松江2003))
- パス遅延故障を検出可能な順序回路の構成法(信号処理,LSI,及び一般)
- 連続する分岐命令に適用可能なデュアルパス投機実行手法の提案(信号処理,LSI,及び一般)
- パス遅延故障を検出可能な順序回路の構成法(信号処理, LSI, 及び一般)
- 連続する分岐命令に適用可能なデュアルパス投機実行手法の提案(信号処理, LSI, 及び一般)
- パス遅延故障を検出可能な順序回路の構成法(信号処理, LSI, 及び一般)
- 連続する分岐命令に適用可能なデュアルパス投機実行手法の提案(信号処理, LSI, 及び一般)
- 冗長2進加算における中間和演算を省略した高速冗長2進乗算器の提案
- 冗長2進加算における中間和演算を省略した高速冗長2進乗算器の提案
- 冗長2進加算における中間和演算を省略した高速冗長2進乗算器の提案(FPGAとその応用及び一般)
- VLIWプロセッサのためのトレースキャッシュの提案
- VLIWプロセッサのためのデュアルパス投機実行手法の性能評価
- VLIWプロセッサのためのデュアルパス投機実行手法の性能評価
- VLIWプロセッサのための複数パス投機実行機構
- D-6-1 マルチスレッドVLIWプロセッサの命令実行方式の提案
- CPSY2000-40 命令レベルとスレッドレベルの並列度を利用したマルチスレッドVLIWプロセッサの構成
- スレッドレベルと命令レベルの並列度を利用したVLIWプロセッサ
- スレッドレベルと命令レベルの並列度を利用したVLIWプロセッサ
- D-6-1 命令デコーダを縮小する命令コードの割り当て方法
- 命令デコーダを小さくする命令コードの割り当てに関する一検討
- 多数決冗長系における多数決回路の高信頼化に関する一検討
- D-10-9 時間冗長方式を用いた高信頼多数決回路の構成法
- IEEE802.11n用LDPC符号器の性能評価とそのRTL設計