冗長2進加算における中間和演算を省略した高速冗長2進乗算器の提案(FPGAとその応用及び一般)
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概要
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乗算器の高速化手法として冗長2進表現を用いる手法は,VLSI化に適しているという特徴を持つため,近年注目を集めている.本稿では,冗長2進表現を用いた乗算器(冗長2進乗算器)の高速化手去として,2次のBooth法との組み合わせを考慮した手法について検討する.Booth法を適用した冗長2進乗算器では,乗数2桁毎に1つの部分積を生成し,それらの加算を繰り返す.そこで本稿では,Booth法を適用した冗長2進乗算器を高速化するために,部分績の加算を高速に行える冗長2進表現について検討する.提案手去を適用した配列型冗長2進乗算器の評価を行った結果,通常の冗長2進乗算器に比べ遅延時間が約53%,回路面積が約56%それぞれ削減できることが分かった.
- 社団法人電子情報通信学会の論文
- 2003-01-22
著者
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