BTBを利用したVLIWプロセッサ向けデュアルパス投機実行手法(ARC-7:予測と投機)(2003年並列/分散/協調処理に関する『松江』サマー・ワークショップ(SWoPP松江2003))
スポンサーリンク
概要
- 論文の詳細を見る
VLIWプロセッサは,非数値計算プログラムでは高い性能を実現できないという問題がある.この問題を解決するために,以前我々は, VLIWプロセッサ向けの複数パス投機実行手法として命令合成機構を用いたデュアルパス投機実行手法(合成型DP手法)を提案した.本稿では,合成型DP手法の問題点を解決するために,パイプラインを2重化することによって命令合成機構を省略することができる2バス型DP手法を提案する.さらに,命令フェッチの効率化を図るためにBTBを利用したBTB型DP手法も提案する.SPEC95ベンチマークに対して各DP手法の評価を行った結果,提案する2つの手法を併用した場合,合成型DP手法に比べてIPCを最大で約15%向上できることがわかった.
- 一般社団法人情報処理学会の論文
- 2003-08-05
著者
-
吉田 たけお
琉球大学工学部情報工学科
-
島尻 寛之
株式会社フロンティアオキナワ21
-
島尻 寛之
琉球大学工学部情報工学科
-
平良 健太郎
琉球大学 工学部 情報工学科
-
平良 健太郎
琉球大学工学部情報工学科
関連論文
- B-5-115 IEEE802.11n/VHT向け無線LANの設計(B-5.無線通信システムB(ワイヤレスアクセス),一般セッション)
- IEEE802.11n用LDPC符号器の性能評価とそのRTL設計(スマートパーソナルシステム,一般)
- パス遅延故障を検出可能な回路の構成に関する一検討(テスト設計とテスト容易化,デザインガイア2007-VLSI設計の新しい大地を考える研究会-)
- パス遅延故障を検出可能な回路の構成に関する一検討(テスト設計とテスト容易化,デザインガイア2007-VLSI設計の新しい大地を考える研究会-)
- パス遅延故障を検出可能な回路の構成に関する一検討(テスト設計とテスト容易化,デザインガイア2007-VLSI設計の新しい大地を考える研究会-)
- Min-Sumアルゴリズムを用いた高速無線LANシステム用LDPC復号器の設計(FPGA/設計事例,デザインガイア2007-VLSI設計の新しい大地を考える研究会-)
- Min-Sumアルゴリズムを用いた高速無線LANシステム用LDPC復号器の設計(FPGA/設計事例,デザインガイア2007-VLSI設計の新しい大地を考える研究会-)
- Min-Sumアルゴリズムを用いた高速無線LANシステム用LDPC復号器の設計(FPGA/設計事例,デザインガイア2007-VLSI設計の新しい大地を考える研究会-)
- A-3-23 組合せ回路の信号遷移関数を用いた低消費電力化手法
- 信号遷移関数を用いた組合せ回路の低消費電力化に関する一検討
- 信号遷移関数を用いた組合せ回路の低消費電力化に関する一検討
- 第1章 C++言語をベースにしたシステムレベル設計言語 SystemCの基礎 (特集 ソフトウェア技術者も必読! C/C++によるハードウェア設計入門)
- パス遅延故障を検出するための等距離遷移回路の提案(VLSIの設計/検証/テスト及び一般(デザインガイア))
- パス遅延故障を検出するための等距離遷移回路の提案(VLSIの設計/検証/テスト及び一般(デザインガイア))
- パス遅延故障を検出するための等距離遷移回路の提案(VLSIの設計/検証/テスト及び一般(デザインガイア))
- パス遅延故障を検出するための等距離遷移回路の提案(VLSIの設計/検証/テスト及び一般(デザインガイア))
- 並列加算を用いた高速モンゴメリ乗算器の設計
- 並列加算を用いた高速モンゴメリ乗算器の設計(アルゴリズム)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会)
- パス遅延故障を検出可能な順序回路を構成するための状態割り当て法(テスト設計)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会)
- 並列加算を用いた高速モンゴメリ乗算器の設計(アルゴリズム)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
- パス遅延故障を検出可能な順序回路を構成するための状態割り当て法(テスト設計)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
- 並列加算を用いた高速モンゴメリ乗算器の設計(アルゴリズム)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
- パス遅延故障を検出可能な順序回路を構成するための状態割り当て法(テスト設計)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
- 並列加算を用いた高速モンゴメリ乗算器の設計(アルゴリズム)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
- パス遅延故障を検出可能な順序回路を構成するための状態割り当て法(テスト設計)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
- BTBを利用したVLIWプロセッサ向けデュアルパス投機実行手法(ARC-7:予測と投機)(2003年並列/分散/協調処理に関する『松江』サマー・ワークショップ(SWoPP松江2003))
- パス遅延故障を検出可能な順序回路の構成法(信号処理,LSI,及び一般)
- 連続する分岐命令に適用可能なデュアルパス投機実行手法の提案(信号処理,LSI,及び一般)
- パス遅延故障を検出可能な順序回路の構成法(信号処理, LSI, 及び一般)
- 連続する分岐命令に適用可能なデュアルパス投機実行手法の提案(信号処理, LSI, 及び一般)
- パス遅延故障を検出可能な順序回路の構成法(信号処理, LSI, 及び一般)
- 連続する分岐命令に適用可能なデュアルパス投機実行手法の提案(信号処理, LSI, 及び一般)
- 冗長2進加算における中間和演算を省略した高速冗長2進乗算器の提案
- 冗長2進加算における中間和演算を省略した高速冗長2進乗算器の提案
- 冗長2進加算における中間和演算を省略した高速冗長2進乗算器の提案(FPGAとその応用及び一般)
- VLIWプロセッサのためのトレースキャッシュの提案
- VLIWプロセッサのためのデュアルパス投機実行手法の性能評価
- VLIWプロセッサのためのデュアルパス投機実行手法の性能評価
- VLIWプロセッサのための複数パス投機実行機構
- D-6-1 マルチスレッドVLIWプロセッサの命令実行方式の提案
- CPSY2000-40 命令レベルとスレッドレベルの並列度を利用したマルチスレッドVLIWプロセッサの構成
- スレッドレベルと命令レベルの並列度を利用したVLIWプロセッサ
- スレッドレベルと命令レベルの並列度を利用したVLIWプロセッサ
- D-6-1 命令デコーダを縮小する命令コードの割り当て方法
- 命令デコーダを小さくする命令コードの割り当てに関する一検討
- 多数決冗長系における多数決回路の高信頼化に関する一検討
- D-10-9 時間冗長方式を用いた高信頼多数決回路の構成法
- IEEE802.11n用LDPC符号器の性能評価とそのRTL設計