パス遅延故障を検出可能な回路の構成に関する一検討(テスト設計とテスト容易化,デザインガイア2007-VLSI設計の新しい大地を考える研究会-)

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概要

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本稿では,パス遅延故障を検出可能な回路の構成法について述べる.パス遅延故障は順序回路内のレジスタが保持する値に影響を及ぼすため,レジスタの値を観測する必要がある.本稿では,同期式順序回路内の組み合わせ回路の入力と出力を符号化し,レジスタの値を観測することにより,パス遅延故障を検出する.また,そのために符号が満たすべき条件と,符号化された回路が満たすべき条件を示し,パス遅延故障を検出することが可能な回路を構成する方法について述べる.本稿で提案する構成法を用いることにより,ゲートの置き換えのみで,パス遅延故障を検出可能な回路を設計することが可能となる.また,ITC'99ベンチマーク回路に提案手法を適用し,その性能評価を行う.
2007-11-20

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