階層を考慮した外部端子割り付け手法

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概要

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近年、コンピュータの高速化への要求はますます高まっており、高速素子を搭載するプリント基板(PWB)においても、配線パターンによる遅延時間の影響がますます大きくなってきている。そこで遅延時間を短縮するために、PWB上で斜め配線や外部端子の最短割り付け等を行って配線長の短縮を図ってきた。しかしPWB単体では最適化が図られてきたものの、複数の階層を一括して見た場合には階層間でまだ改善の余地が残されていた。この問題を解決するために筆者らはVLSI等の外部端子割り付け時に、一階層上のレベルでの配置位置を計算にいれた外部端子割り付け手法を取り入れた。その結果、上位レベルを含めた仮想配線長の総和を約5%短縮できたので報告する。
一般社団法人情報処理学会の論文
1989-03-15

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