ブロック内配線を考慮した遅延時間算出手法

概要

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LSIの高性能化に伴って、遅延時間を高精度に算出しなければ、LSIの性能をフルに発揮した論理回路を設計できなくなっている。また、半導体製造技術の微細化で、論理ゲートそのものの遅延時間は小さくなっているが、配線による遅延時間はそれほど変わっていない。このため、論理ゲートそのものの遅延時間に比べて、配線による遅延時間の占める割合が増加している。従って、配線遅延時間を今まで以上に高精度に算出する必要がある。特に、INVERTER、NAND等の論理ゲートと比較して、面積の大きいRAM、ROM等の機能ブロック(以後、プロッタと記す。)においては、ブロックの境界内部の配線が長いために、遅延時間に影響を及ほし、無視できなくなっている。今回提案するブロック内配線を考慮した遅延時間算出手法では、プロッタの境界内部の配線が長い部分の情報を抽出し、ブロック間を接続する配線の情報に付加し、その付加後の配線の情報を用いて、配線遅延時間の算出を行うことを特徴としている。これにより、プロッタ内の配線を考慮した高精度な配線遅延時間の算出が可能となった。本稿ではその概要を報告する。
一般社団法人情報処理学会の論文
1996-03-06