VLSI設計におけるクロック論理の実装設計手法について
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概要
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VLSIの実装設計において装置のマシンサイクル向上を図るため、遅延時間を考慮したクロック論理の配置配線をする必要がある.そこで、VLSI内におけるクロック論理の配置位置。配線長・配線層指定を考慮したDA利用技術を開発し、マシンサイクルとして10%強の改善を計った.
- 一般社団法人情報処理学会の論文
- 1991-02-25
著者
-
鈴木 和夫
(株)日立エンジニアリング・アンド・サービス
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古田 直樹
(株)日立コンピュターエレクトロニクス
-
石山 俊
(株)日立製作所
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鈴木 和夫
(株)日立コンピュータエレクトロニクス
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山田 政浩
(株)日立コンピュターエレクトロニクス
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笹川 宗宏
(株)日立コンピュターエレクトロニクス
-
岡部 年宏
(株)日立製作所
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