密結合マルチプロセッサシステムにおけるキャッシュメモリの先取り方式の一例
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概要
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処理装置(ipu)群と主記憶装置(msu)群とを1段のマトリクス・スイッチで密に結合したマルチプロセッサシステムの構成法を検討している。図1にこれ迄の検討で構築してきたシステムの論理構成を示す。各ipuのキャッシュ(固有キャッシュ)のほか、メモリ参照時間の短縮とcache coherency のため、スイッチ装置(swu)内に共有キャッシュを設けている。また先取りを目的とした後置キャッシュの設置を試みている。本稿ではこのキャッシュの先取り方式を報告する。
- 一般社団法人情報処理学会の論文
- 1991-02-25
著者
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