先取り機能をもつ密結合マルチプロセッサ向けキャッシュメモリの一例
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概要
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処理装置(ipu)群と主記憶装置(msu)群とを1段のマトリクス・スイッチで密に結合するマルチプロセッサシステムの構成法を検討している。検討中のシステムの論理的な構成を図1に示す。各ipu内のキャッシュ(固有キャッシュ)にほか、メモリ参照性能の向上と、cache consistencyの維持のため、スイッチ装置(swu)内の主記憶インタフェース対応に共有キャッシュを設ける。さらにその後方に先取り情報の収容を目的とした装置キャッシュの設置を計画している。その構成と動作原理は既に報告したが、中規模以下のシステムに適用する場合、先取り用メモリアドレス情報の伝送に多くのハードウェアを必要とし、実現する場合の隘路となる可能性がある。本報告ではその対策として考案した先取りアドレス中継機構の構成と動作を述べる。
- 一般社団法人情報処理学会の論文
- 1992-09-28
著者
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