高速先入れ先出し回路の提案
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概要
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P組の処理装置群(ipu)と、m組の主記憶装置群(msu)とをp×m組の交点をもつ1段のマトリクス・スイッチ装置(swu)で密に結合したシステムの構成法を検討している。図1にこれ迄の検討で得たシステムの論理構成を示す。swu内の主記憶インタフェース対応に設けた共有キャッシュはこのシステムの特徴の一つで、参照時間の短縮のほか、cache coherencyの保持の役目を兼ねている。swu内には要求を先着順に選択する受付機構が各所に必要とされるが、なかでもメモリ参照動作の一部を担う受付部はシステム性能を左右する重要な部分である。本報告ではこのメモリ参照要求受付部への適用を考慮した先入れ先出し機構の処理方式とその実現例を述べる。
- 一般社団法人情報処理学会の論文
- 1992-09-28
著者
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