タイミング制約を考慮した並列スタンダードセル配置手法
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概要
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VLSIの設計は大変複雑であるため,幾つかの工程に分けて行なわれる.回路中の素子をチップ上に配置する工程を配置設計という.近年では,素子間の配線遅延がチップの動作速度を左右する要因のひとつになっているが,配線長は配置設計に依存するため,高いパフォーマンスを得るためには配置設計において配線遅延を考慮することが重要である.タイミング制約を考慮した配置問題に対するアルゴリズムはこれまでにも幾つか提案されているが,大規模な回路に対しても実用的な計算時間で良い解を得ることは困難であった.計算時間の短縮化をはかるアプローチの一つとしてアルゴリズムの並列化を行うことが挙げられる.本稿では,著者らが提案した非線形計画法に基づくタイミング制約を考慮した配置手法の並列化について述べる.
- 一般社団法人情報処理学会の論文
- 1995-09-20
著者
-
小出 哲士
広島大学 ナノデバイス・システム研究センター
-
吉田 典可
広島市立大学大学院 情報科学研究科
-
小野 光博
広島大学工学部
-
小野 光博
広島大学 工学部
-
西丸 由貴
広島大学 工学部
-
若林 真一
広島大学 工学部
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