Loopを並列実行するアーキテクチャ

概要

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コンパイラによって並列化されていない逐次ループのバイナリ実行形式を動的に解析し、並列実行するアーキテクチャを提案する。プロセッサが並列化によってループ間依存が排除されていないループを動的に並列実行するにはループ間の依存を動的に解消する機構を持たねばならない。本アーキテクチャでは、レジスタの生成の依存関係を動的に解析することでメモリアクセスの依存が投機実行の可否を検出する。また、分岐における制御依存は、ループレベルの大きな構造の投機的実行によって並列実行する。本稿では、命令レベルの並列実行を行なう要素プロセッサを用いて、動的なループレベルの並列実行のために必要なレジスタの依存関係を解決する動的依存解析機構と、メモリアクセスと制御依存の複数の投機実行をElastic Barrierを用い資源を次々と解放することで、小さなプロセッサ資源で実現する多重投機実行機構を提案する。また、これらの機能を付加したパイロットモデルOCHA-Pro (On-CHip MIMD Architecture Processor) を述べ、実行性能のシミュレーション評価を示す。
一般社団法人情報処理学会の論文
1996-08-27