メモリアクセス列の最適化を行うメモリインタフェース
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概要
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近年のCPU処理速度の大きな伸びに対し,メモリのアクセス速度の向上は小さい.その結果,CPUと外部との速度の差が増大し,メモリなどの外部のデバイスへのアクセスがシステム全体の速度を制限する.さらに,複数プロセッサでメモリを共有するシステムでは,複数のCPUが同時にメモリへのアクセス要求を発生させるため,アクセス速度に関しでより十分に考慮する必要がある.本稿では複数プロセッサ環境でメモリアクセスを高速化する方法としてDDR SDRAMのバンク並列性の利用を提案する.実験として複数のCPUとメモリ,その間を結ぶインタフェースのシミュレーションを行い,シミュレータ上のプログラムの実行結果から性能を評価する.この実験結果に基づいて,メモリアクセスの高速化に適したインタフェースの設計の方向性について提案する.
- 一般社団法人情報処理学会の論文
- 2002-08-22
著者
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