高速シリアルリンク結合に基づくアーキテクチャのボードレベルシミュレーション
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概要
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本研究では高速シリアルリンクをインタフェースにもつアーキテクチャのハードウェアシミュレーション環境を考察する。主要ブロック制御部は再構成可能デバイスにマッピングして、測定対象の仕様に応じて内部回路を再構成する。シミュレータ内の各ブロックをターゲットの仕様に対し一律にスケールダウンすることで、大規模な性能評価を正確かつ高速に行う。本稿ではこの特性に基づいた並列計算機プロトタイプお茶の水7号を構築した。評価対象は高速シリアルリンクでメモリ、プロセッサチップを結合した並列アーキテクチャであり、トポロジーは必要なチップ間バンド幅、メモリ量によって可変である。想定されたターゲットの性能に応じ、基板内のパラメーターと回路を変更し、シリアルリンク部の評価を行なう。
- 一般社団法人情報処理学会の論文
- 1999-11-26
著者
-
平木 敬
東京大学大学院情報理工学系研究科
-
松本 尚
日本医科大学千葉北総病院救命救急センター
-
松本 尚
東京大学大学院理学系研究科情報科学専攻:科学技術振興事業団さきがけ研究21「情報と知」領域
-
松本 /尚
東京大学大学院理学系研究科情報科学専攻
-
新野 竜太
東京大学大学院理学系研究科情報科学専攻
-
松本 尚
科学技術振興事業団さきがけ研究21
-
平木 敬
東京大学大学院情報理工学研究科
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