Virtual HILS : システム全体仮想化による、組込みソフト検証の高効率化(ソフトウェアテスト,組込み技術とネットワークに関するワークショップETNET2011)

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概要

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• 組込みシステムの網羅的な信頼性検証の実現を目的とした,システムシミュレーション環境であるVirtual Hardware In the Loop Simulation(VHILS)を開発した.VHILSは機械系と電子系のシミュレーションの連携を高速化する汎用インターフェイスを備えており,対象とする系のシステム動作を誤差0.1%以内の時間制度を,1シミュレーション当たり実機比34%の速度で模擬可能である.また,VHILSは全てがソフトウェアで構成されている点を生かして,これまでの制御系システム検証における時間的・資源的制限を克服可能である.本研究では制御系システム検証の完全自動化・並列化を可能にする環境を開発し,実用性を評価した.

• 2011-03-11

著者

• 勝 康夫

  株式会社日立製作所中央研究所

• 伊藤 康宏

  日立製作所中央研究所

• 勝 康夫

  日立製作所中央研究所

• 於保 茂

  日立製作所中央研究所

• 勝 康夫

  (株)日立製作所中央研究所

• 伊藤 康宏

  日立製作所 中央研究所

• 於保 茂

  日立製作所 中央研究所

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