ハイブリッド型CMOS論理構成の4-2加算器による乗算器のグリッチ削減
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概要
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本稿では,ハイブリッド型 CMOS 論理構成 4-2 加算器によって,乗算器のグリッチを削減する手法を提案する.従来のグリッチ削減手法では,信号の同期を図る付加回路による面積・消費電力の増加が問題であった.提案する加算器は,多段接続によりオン抵抗が高くなるパス・トランジスタ論理/トランスミッション・ゲートを利用して,付加回路を必要とせずにグリッチを削減する.また,駆動力の高い CMOS 論理を組み合わせ,動作速度の低下を抑制する.シミュレーションの結果,グリッチの動作率を 1/12 に削減できることを確認した.
- 一般社団法人情報処理学会の論文
- 2009-11-25
著者
-
廣瀬 哲也
神戸大学大学院工学研究科
-
黒木 修隆
神戸大学大学院工学研究科
-
沼 昌宏
神戸大学大学院工学研究科
-
冨田 昌宏
神戸大学大学院工学研究科電気電子工学専攻
-
黒木 修隆
神戸大学大学院工学研究科電気電子工学専攻
-
小暮 武
神戸大学大学院工学研究科
-
藤岡 達也
神戸大学大学院工学研究科
-
雫 譲
神戸大学大学院工学研究科
-
廣瀬 哲也
神戸大学大学院工学研究科電気電子工学専攻
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