半導体ウェーハテスト工程の納期を改善する手法と評価(集積エレクトロニクス)

概要

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本論文は,半導体ウェーハテスト工程において納期を改善するため,「納期遅延ロット数」の低減及び,納期と出荷時刻との差分を示す「納期マージン」の拡大についての手法と評価を述べる.テスト処理時間の分析により「テスト待ち優先順位」,「段取り時間の短縮化」,及び「ウェーハロット分割」から構成される3項目の手法を提案する.その手法の有効性を検証するため,ケース1(中規模半導体工場相当)とケース2(大規模半導体工場相当)についてウェーハテスト工程のシミュレーションを行う.次に,シミュレーションの結果から「納期遅延ロット数」と「納期マージン」に関してパラメータ設計を用いて,提案する3項目の手法を評価する.更に,納期の改善にどれだけ各項目が寄与しているかの割合を示す「寄与率」について評価する.その結果,本手法は従来手法と比べ「納期遅延ロット数」をなくすことができ,かつ「納期マージン」も56%拡大することができ,ウェーハテスト工程の納期を改善させるのに有効であることが判明した.また,3項目の手法のうちで「ウェーハロット分割」が納期を改善するのに一番寄与率の高いこと示した.
2010-07-01