規則性予見演算器(演算器最適化設計,FPGA応用及び一般)
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概要
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減算と加算に関して入力パターンから出力の規則性を予見し,桁借り伝搬を抑制する設計法の提案を行う.また,FPGAでのシミュレーションによる既存の演算方式との性能を比較し,その結果,比較的高速で,かつ,ゲート数を抑え,モジュール化に向いた構成法であることが確認できた.このような入出力パターンの規則性予見を行う回路の設計法は算術演算用だけではなく,他の回路に適用することも可能であり,提案する設計法による加減算器について報告する.
- 社団法人電子情報通信学会の論文
- 2009-01-22
著者
-
笠原 宏
東京電機大学大学院情報環境学研究科
-
笠原 宏
東京電機大学 工学部
-
笠原 宏
東京電機大学情報環境学部
-
中村 次男
国際短期大学
-
冬爪 成人
東京電機大学情報環境学部
-
中村 次男
東京電機大学大学院情報環境学研究科
-
田中 照夫
東京電機大学工学部
-
佐藤 仁
東京電機大学大学院・情報環境学研究科
-
冬爪 成人
東京電機大学大学院情報環境学研究科
-
笠原 宏
東京電機大
-
笠原 宏
東京電機大学電気工学科
-
笠原 宏
東京電機大学情報環境学部情報環境工学科
-
中村 次男
東京電機大学
-
冬爪 成人
東京電機大学
-
佐藤 仁
東京電機大学
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