木構造部分積加算回路を持つ乗算器の面積/遅延/消費電力トレードオフについて(システムオンシリコン設計技術並びにこれを活用したVLSI)
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概要
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木構造部分積加算回路を持つ乗算器の最終段加算回路の構成により,面積/遅延/消費電力のトレードオフを取る手法について報告する.部分積加算回路の出力は特徴的な遅延特性を持つため,最終段加算回路の構成により乗算器としての遅延が大きく異なり,面積と遅延の間にトレードオフが存在していることは良く知られている.本報告では,加算器が入力ビットごとの信号到着時刻のわずかなちがいにより,消費電力が大きく異なる特性を持つことに基づき,面積,遅延だけでなく消費電力電力についてもトレードオフが存在することを示し,最適化手法を提案する.
- 2008-02-28
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