整数乗算器の消費電力と遅延について : Wallace Tree, Dadda Treeの比較(演算回路・ばらつきの測定,システム設計及び一般)
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概要
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8から32ビットの整数乗算器の部分積加算回路をWallace Tree, Dadda Tree,およびその中間の形式で作成し,最終加算回路と共にシミュレーションにより遅延,面積の比較を行った.回路の作成は,生成アルゴリズムに基づく1024ビットまでの乗算器の生成が可能なプログラムにより行った.また, Wallace Tree型の乗算器については,LSIでの実装を0.35mルールで行い,消費電力の実測を試みた.さらに,部分定数化した乗算器との比較を試みた.
- 社団法人電子情報通信学会の論文
- 2006-05-05
著者
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