格子篩に基づく数体篩法のFPGA実装
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概要
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素因数分解の困難性については、従来ソフトウェアによる評価が中心となって行なわれてきたが、最近では専用ハードウェアによる評価が注目されている。伊豆らは2006年にXilinx社のFPGAを用い、768 bit合成数までをターゲットとした素因数分解ハードウェア専用装置CAIRN 2を開発している。ただしCAIRN 2は、線形篩法と呼ばれる手法をベースに実装されているため、処理性能の面で、必ずしも最適とは言えなかった。本論文では、より性能を向上させた素因数分解ハードウェア装置CAIRN 3について報告する。CAIRN 3は、線形篩法に代わり格子篩法を用いたことにより、CAIRN 2に比べて性能の面で38倍の効率化を達成している。また本装置を1台用いた場合、RSA768の分解に約270年必要であることが見積もられたことを述べる。
- 2007-08-31
著者
-
小暮 淳
(株)富士通研究所
-
下山 武司
株式会社富士通研究所
-
下山 武司
富士通株式会社
-
伊豆 哲也
富士通株式会社
-
小暮 淳
富士通株式会社
-
下山 武司
富土通研究所
-
小暮 淳
富土通研究所
-
Izu T
Fujitsu Lab. Ltd. Kawasaki‐shi Jpn
-
伊豆 哲也
(株)富士通研究所セキュアコンピューティング研究部
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