階層的メモリ構成を有する動的再構成可能プロセッサのための実行サイクル数最小化手法の提案(設計手法と高性能化, リコンフィギャラブルシステム, 一般)
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概要
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動的再構成可能プロセッサとは, 動作時に回路の構成を瞬時に変更できるプロセッサであり, さまざまな分野への応用が期待されているプロセッサである.ある処理を動的再構成可能プロセッサで行う場合, まず考慮しなければならないことは, 回路構成単位への処理の分割である.本稿では, 階層的メモリ構成を有する動的再構成可能プロセッサのための, 実行サイクル数最小の処理の分割手法を提案した.評価実験より, 階層的メモリ構成を有するさまざまな動的再構成可能プロセッサのアーキテクチャに対し, 最適な処理の切り分けが求められることを確認した.これにより, アプリケーションに応じたアーキテクチャの評価が可能となる.
- 社団法人電子情報通信学会の論文
- 2005-05-05
著者
-
武内 良典
大阪大学大学院情報科学研究科
-
今井 正治
大阪大学大学院情報科学研究科
-
上田 恭子
大阪大学大学院情報科学研究科
-
坂主 圭史
大阪大学大学院情報科学研究科
-
谷口 一徹
大阪大学大学院情報科学研究科情報システム工学専攻
-
坂主 圭史
大阪大学大学院情報科学研究科|独立行政法人科学技術振興機構 Crest
-
谷口 一徹
立命館大学理工学部電子情報デザイン学科
-
今井 正治
大阪大学大学大学院情報科学研究科
-
武内 良典
大阪大学大学大学院情報科学研究科
-
坂主 圭史
大阪大学大学大学院情報科学研究科
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