組み込みプロセッサのためのパイプライン段数最小化アルゴリズム(信号処理,LSI,及び一般)
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概要
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組み込みシステムの設計には,用途に応じた命令や演算器を追加して処理性能を高めた特定用途向けプロセッサが使用され,面積,動作周波数,消費電力等の設計制約を満たすプロセッサを,短期間で設計することが求められている.このような特定用途向けプロセッサでは,パイプラインアーキテクチャを採用することが多く,命令ごとの演算やデータ転送をマイクロ動作で記述し,パイプラインプロセッサのHDL記述を自動生成する特定用途向けプロセッサ設計システムASIP Meisterが提案されている.本研究では,マイクロ動作記述を入力として,設計制約として与えられた最大遅延時間を満たし,かつ,パイプラインステージ数最小のリソース割り付け手法を提案する.提案手法では,リソースの使用順序と割り付けステージに矛盾がなく,各命令が各ステージで使用するリソースの遅延時間の合計が最大遅延時間以下であるようなステージ割り付けを,すべてのステージ割り付けの組合せを調べることでステージ割り付けを行う.評価実験により,20個のリソースを持つプロセッサに対して,ステージ数最小となるリソース割り付けを約5秒以内で得ることができ,本手法の有効性を確認した.
- 社団法人電子情報通信学会の論文
- 2003-06-20
著者
-
武内 良典
大阪大学大学院情報科学研究科
-
今井 正治
大阪大学大学院情報科学研究科
-
坂主 圭史
大阪大学大学院情報科学研究科
-
坂主 圭史
大阪大学大学院情報科学研究科|独立行政法人科学技術振興機構 Crest
-
安部 公章
大阪大学大学院情報科学研究科情報システム工学専攻
-
今井 正治
大阪大学大学大学院情報科学研究科
-
武内 良典
大阪大学大学大学院情報科学研究科
-
坂主 圭史
大阪大学大学大学院情報科学研究科
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