コンフィギュラブル・プロセッサの遅延時間見積り手法の提案
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概要
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本研究では, パイプライン段数や命令セットの変更が可能なコンフィギュラブル・プロセッサを対象とした遅延時間の見積りを, レジスタ・トランスファ・レベル(RTL)において高速に行う手法について提案する.パラメタに応じて生成されるプロセッサの制御部の構造を設計の早期段階において推定し, 制御信号とデータ信号の両方を考慮して遅延時間の導出を行う.クリティカルパスの探索には, ビット幅を考慮せずに1本の配線で代表させて扱う手法を導入し, 探索空間を小さくして見積り時間の減少を計っている.ASIP開発環境PEAS-IIIシステムとFHM-DMを用いて, パイプライン段数やリソース, 命令セットの異なる12種類のプロセッサに対して本手法を適用した.その結果, 遅延時間の誤差が平均で10%以内になり, 全探索に比べて約30分の1の時間で見積りが行えていることを確認した.
- 社団法人電子情報通信学会の論文
- 2001-11-23
著者
-
武内 良典
大阪大学大学院情報科学研究科
-
今井 正治
大阪大学大学院情報科学研究科
-
木村 勉
豊田工業高等専門学校
-
木村 勉
豊田高等工業専門学校 情報工学科
-
酒田 輝昭
大阪大学大学院基礎工学研究科情報数理系専攻
-
木村 勉
豊田工業高等専門学校情報科学専攻
-
今井 正治
大阪大学大学大学院情報科学研究科
-
武内 良典
大阪大学大学大学院情報科学研究科
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