低電圧駆動・高性能ASICを実現する0.35μm CMOS/SOI技術

スポンサーリンク

概要

• 論文の詳細を見る

• 低電圧動作で高性能ASICを実現する0.35μm極薄膜CMOS/SOI(シャローSIMOX)プロセス技術について述べる. 1.5Vでの低電圧動作の為に, 高性能な低しきい値電圧CMOSトランジスタが, サリサイド・デュアルゲートプロセスにて開発された. 本プロセスで作製した無負荷のCMOSインバータ(F.O.=1)は, バルクシリコンプロセスと比較して, 1/5の低消費電力性能を示した. また, プロトタイプのPLLを試作して評価したところ, 最高動作周波数は電源電圧1.5Vで1.6GHz動作を達成しており, その有用性が確認された.

• 社団法人電子情報通信学会の論文
• 1997-06-20

著者

• 鍵沢 篤

  シャープ(株)IC事業本部 プロセス開発センター ロジックプロセス開発室

• 占部 大三

  シャープ(株)IC天理開発本部超LSI開発研究所

• Adan A.

  シャープ(株)ic天理事業本部超lsi開発研究所

• Adan A

  シャープ 超lsi開研

• 東 賢一

  シャープ(株)

• 仲 敏男

  シャープ(株)IC天理事業本部超LSI開発研究所

• 金子 誠二

  シャープ(株)IC天理事業本部超LSI開発研究所

• 仲 敏男

  シャープ(株)ic天理開発本部 超lsi開発研究所

• 東 賢一

  シャープ(株)ic天理事業本部超lsi開発研究所

• 占部 大三

  シャープ(株)IC天理事業本部 超LSI開発研究所

• 仲 敏男

  シャープ(株)IC天理事業本部 超LSI開発研究所

• 金子 誠二

  シャープ(株)IC天理事業本部 超LSI開発研究所

関連論文

• コンタクトエッチでのチャージングダメージによるゲート破壊について
• SOI構造におけるゲート酸化膜のプロセスチャージングによる劣化メカニズム
• 薄膜SOI-CMOS ULSIにおけるスタンバイ電流の解析
• 低電圧駆動・高性能ASICを実現する0.35μm CMOS/SOI技術
• 低電圧駆動・高性能ASICを実現する0.35μm CMOS/SOI技術
• 低電圧駆動・高性能ASICを実現する0.35μm CMOS/SOI技術
• 0.35μmシャローSIMOX/CMOSプロセスインテグレーション
• 完全空乏動作シャローSIMOX/CMOSトランジスタ技術
• 高速・低消費電力性能を実現する0.35μmシャローSIMOX/CMOS技術
• 酸系・アルカリ系洗浄液中の界面活性剤がシリコン表面に及ぼす影響
• PolySi PMOS TFTへの水素効果と高電圧ストレス効果

もっと見る 閉じる

スポンサーリンク