128bitブロック暗号Camelliaの小型ハードウェア実装における一方法
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概要
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本報告では,Camelliaの小型ハードウェア実装の一方法を示し,この方法でハードウェア実装評価を行った結果を報告する.その結果,今回の実装アーキテクチャ,40cyclesで実現するCamelliaの一実装方法では,0.18μmCMOSのASIC実装で6,374gates,Virtex 1000EシリーズのFPGA実装では,1,396slicesで実現できることを示し,これまでの我々の最小実装にくらべて,おのおの約1.7Kgates,約380slices回路規模の削減に成功したので報告する.
- 社団法人電子情報通信学会の論文
- 2002-03-12
著者
-
市川 哲也
三菱電機株式会社情報技術総合研究所
-
松井 充
三菱電機(株)情報技術総合研究所
-
松井 充
三菱電機株式会社情報技術総合研究所情報セキュリティシステム開発センター
-
粕谷 智巳
三菱電機株式会社情報技術総合研究所
-
松井 充
三菱電機 情報技総研
-
松井 充
三菱電機株式会社情報技術総合研究所
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