スマートカード向けAESハードウェアの試作
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概要
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次世代共通鍵ブロック暗号AESに採用されたRijndaelアルゴリズムのハードウェア実装について、スマートカードに搭載可能なハードウェア構成を示し、そのASICによる性能評価、およびFPGA試作を行った。本ハードウェアは、3種の鍵長(128ビット、192ビット、及び256ビット)での暗号化/復合処理が可能であり、更にCBCモードの処理もサポートしている。富士通0.35μm CMOS ASICでのシミュレーションによる性能評価の結果、回路規模は17.6Kゲートで、鍵長128ビットの時のスループットは73Mbpsである。また、FPGAはALTERA社のEP1K100QC208-3を用い、最大32MHzで動作し、鍵長128ビットの時のスループットは、44Mbpsである。
- 社団法人電子情報通信学会の論文
- 2001-07-18
著者
-
鳥居 直哉
(株)富士通研究所ソフトウェア&ソリューション研究所セキュアコンピューティング研究部
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鳥居 直哉
株式会社富士通研究所
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岡田 壮一
株式会社富士通研究所
-
長谷部 高行
富士通
-
長谷部 高行
株式会社富士通研究所
-
鳥居 直哉
富士通 Itコア研
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