FPGAへの実装のための関数形言語によるラダー図表現
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概要
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本稿では、ラダー図、ハードウェア記述言語、ペトリネットの各記述方法の変換を行うための中間言語として関数形言語を用いる方法を提案する。関数形言語は自然言語および人工言語をモデル化することができる。また、ラダー図も述語論理で記述できることから、一般関数形として関数形言語での記述が可能である。中間言語として関数形言語を用いることの有効性を確認するために、ラダー図から関数形言語への変換および関数形言語からHDLへの変換を行うツールを作成した。このツールにより、ラダー図で記述されたシーケンスをHDLによりハードウェア化することが可能となる。
- 社団法人電子情報通信学会の論文
- 1998-04-17
著者
-
西田 崇
長野県工業技術総合センター情報技術部門
-
西田 崇
長野県情報技術試験場
-
新村 正明
長野県情報技術試験場ソフト開発部
-
不破 泰
長野県情報技術試験場
-
新村 正明
信州大学e-Learningセンター
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