レジスタ挿入手法を用いたFPGA上の回路試験
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概要
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本稿では、FPGAにプログラムされた回路の試験を効率的に行う方法を提案する。FPGAを用いたシステムにおいては回路実現部以外にプログラミング機構に起因した回路の故障が考えられる。そのため従来のASICを対象として単一緒退故障モデルを仮定した試験方法および試験パタン生成法を単純にFPGA上の回路に対して適用することでは不十分である。従って、FPGAを前堤に置きプログラムされた回路を対象にした新たな試験方法が必要である。本稿で提案する試験方法はFPGA内で回路として使用している部分へレジスタを挿入し、試験パタン生成などを容易にすることができる。ここでは、本手法を説明するとともに実験結果を用いて試験に必要なテストパタン数が大幅に削減されることを示す。
- 社団法人電子情報通信学会の論文
- 1994-10-27
著者
-
宮崎 敏明
NTT光ネットワークシステム研究所
-
宮崎 俊明
Ntt光ネットワークシステム研究所
-
中田 広
Ntt通信網総合研究所
-
中田 広
日本電信電話株式会社ntt未来ねっと研究所
-
坪井 秀幸
NTT光ネットワークシステム研究所
-
坪井 秀幸
日本電信電話株式会社ntt未来ねっと研究所
-
宮崎 敏明
日本電信電話株式会社ntt光ネットワークシステム研究所
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