1ビット通信セルラーオートマトン上での素数列生成アルゴリズム
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概要
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セルラ・オートマトン上で素数列を実時間で生成可能なことは有沢[1],Fischer[2],Korec[4]らにより示されている。これらの結果は,セル間通信量をO(1)ビットと仮定したセルラ・オートマトン上で示されたものである.本稿ではセル間の通信量を1ビットに制限したモデル(CA_<1-bit>)上で同様な素数列生成問題を考察し,内部状態数が54のCA_<1-bit>上で素数列の線形時間生成が可能なことを示し,さらに実時間でも素数列が生成可能なことを示す.前者の結果は,内部状態数が118のCA_<1-bit>上で実現されていたアルゴリズム(Inada[3])を改良し,大幅に内部状態を削減したものである。後者の結果は,時間計算量を最適化したものである。CA_<1-bit>はセルラ・オートマトンのなかでは最も計算能力が小さいモデルのひとつと考えられ,弱い計算モデル上での上記の結果は興味あるものである.
- 社団法人電子情報通信学会の論文
- 2001-03-09
著者
-
梅尾 博司
大阪電気通信大学大学院工学研究科情報工学専攻
-
上川 直紀
大阪電気通信大学
-
上川 直紀
大阪電気通信大学大学院工学研究科情報工学専攻
-
梅尾 博司
大阪電気通信大学総合情報学部情報工学科
-
梅尾 博司
Dept. Of Applied Electronic Engineering Faculty Of Engineering Osaka Electro-communication Univ.
-
梅尾 博司
大阪電気通信大学
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