厳密な遅延評価によるフィードバックを持つ準同期パイプラインプロセッサの設計
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概要
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クロックの同時入力を要求しないウェーブパイプラインではクロック周期を劇的に短縮することが可能であるが, フィードバックのある回路ではスケジューリングが難しく実現が困難であった.本研究ではウェーブパイプラインの設計に配地・配線手法として実績がある準同期式回路の構成アルゴリズムを応用し, 制約グラフのを変化させることでより高速なパイプラインを設計する手法を提案する.
- 一般社団法人情報処理学会の論文
- 2001-11-28
著者
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日比野 靖
北陸先端科学技術大学院大学情報科学研究科
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日比野 靖
北陸先端科学技術大学院大学
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松居 昭宏
(株)日立製作所中央研究所
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大石 亮介
北陸先端科学技術大学院大学情報科学研究科
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松居 昭宏
北陸先端科学技術大学院大学情報科学研究科
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