セルアレイ分割によるパイプラインキャッシュの高周波動作の可能性
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概要
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マルチスレッド型プロセッサは、キャッシュに対してレイテンシよりも高スループットを求める。本論文では、キャッシュをこのような用途で使用する場合に、パイプライン化によってどの程度の高周波動作が可能となるかを検討する。パイプライン化によってキャッシュを高周波動作させる場合に、メモリセルアレイの大きさをどの程度にするかが重要となる。メモリセルアレイを実際に設計することにより、メモリセルアレイの分割に対する高速化の割合を求め、適当な大きさを導き出す。また、パイプラインキャッシュという特殊な構成におけるプリチャージ回路の有効性についても検討する。次に、設計目標とするキャッシュの容量を決定し、細部にわたり設計を行なう。各ステージごとの詳細な回路設計、チップ内の配置についての設計、およびチップ内を通るアドレスパスやデータパス等の設計により、パイプラインキャッシュの段数およひ動作周波数を明らかにする。
- 1999-04-15
著者
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