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Department Of Electrical And Computer Engineering University Of Wisconsin - Madison | 論文
- ゲートレベルを用いたトランジスタショートに対するテスト生成法(セッション3 : テスト生成, VLSI設計とテスト及び一般)
- 組合せ回路および順序回路に対する検出・非検出情報に基づく診断用テスト圧縮法(テスト容易化設計,システムLSI設計とその技術)
- 組合せ回路および順序回路に対する診断用テスト圧縮法(LSIシステムの実装・モジュール化・インタフェース技術, テスト技術)
- 組合せ回路および順序回路に対する診断用テスト圧縮法(LSIシステムの実装・モジュール化・インタフェース技術, テスト技術)
- 順序回路のクロストークによる遅延故障に対する目標故障の一判別法
- 完全故障検出効率を保証するデータパスの非スキャンテスト容易化設計法 (テストと設計検証論文特集)
- 完全故障検出効率を保証するレジスタ転送レベルデータパスの非スキャンテスト容易化設計法
- 順序回路のブリッジ故障に対するIDDQテストのための静的なテスト系列圧縮法 (テストと設計検証論文特集)
- 順序回路に対するIDDQテスト時間短縮について
- 順序回路に対するIDDQテスト時間短縮について
- 順序回路に対するIDDQテスト時間短縮について
- ランダムアクセススキャン : テスト時消費電力,テストデータ量,テスト時開削減法(VLSI設計とテスト)
- 完全故障検出効率を保証するレジスタ転送レベルデータパスの非スキャンテスト容易化設計法