NAMIKI MITARO | 東京農工大
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概要
関連著者
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NAMIKI MITARO
東京農工大
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笹田 耕一
東京大学大学院情報理工学系研究科
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SUNATA Tetsuya
Department of Computer and Information Sciences, Tokyo University of Agriculture and Technology
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ZHAO LEI
慶大
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HUI XU
慶大
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SUNATA TETSUYA
東京農工大
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Sato Mikiko
東京農工大学工学部情報コミュニケーション工学科
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Namiki Mitaro
東京農工大学工学部情報コミュニケーション工学科
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Yamato Masanori
東京農工大学工学部情報コミュニケーション工学科
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Sasada Koichi
東京農工大
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Kato Norito
東京農工大
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Nakajo Hironori
東京農工大
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Kato Norito
東京農工大学工学部情報コミュニケーション工学科
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Nakajo Hironori
東京農工大学工学部情報コミュニケーション工学科
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笹田 耕一
東京農工大学大学院工学府
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Amano Hideharu
Keio Univ. Yokohama Jpn
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IKEBUCHI Daisuke
Faculty of Science and Technology, Keio University
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AMANO Hideharu
Faculty of Science and Technology, Keio University
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KAWAHARA SHOJI
NEC シリコンシステム研究所
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Ikebuchi Daisuke
Faculty Of Science And Technology Keio University
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笹田 耕一
東京大学:(現)東京大学大学院情報理工学系研究科創造情報学専攻
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Amano Hideharu
慶大
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LEI Zhao
Faculty of Science and Technology, Keio University
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XU Hui
Faculty of Science and Technology, Keio University
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Zhao Lei
Graduate School Of Science And Technology Keio University
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SEKI NAOMI
慶大
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Hui Xu
Graduate School Of Science And Technology Keio University
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Amano Hideharu
Faculty Of Science And Technology Keio University
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Uchikura Kaname
東京農工大
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KAWAHARA SHOJI
NECシリコンシステム研究所
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Namiki Mitaro
Department Of Computer And Information Sciences Tokyo University Of Agriculture And Technology
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Sunata Tetsuya
Department Of Computer And Information Sciences Tokyo University Of Agriculture And Technology
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LEI Zhao
the Faculty of Science and Technology, Keio University
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XU Hui
the Faculty of Science and Technology, Keio University
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IKEBUCHI Daisuke
the Faculty of Science and Technology, Keio University
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SUNATA Tetsuya
the Department of Computer and Information Sciences, Tokyo University of Agriculture and Technology
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NAMIKI Mitaro
the Department of Computer and Information Sciences, Tokyo University of Agriculture and Technology
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AMANO Hideharu
the Faculty of Science and Technology, Keio University
著作論文
- Reducing power of TLB with power-gating technique on microprocessor (計算機アーキテクチャ・2008年並列/分散/協調処理に関する『佐賀』サマー・ワークショップ(SWoPP佐賀2008)--研究会・連続同時開催)
- Development of a Thread Scheduler for SMT Processor Architecture
- 論理スレッド番号により管理されるキャッシュを持つマルチスレッドプロセッサの性能評価
- 論理スレッド番号により管理されるキャッシュを持つマルチスレッドプロセッサの性能評価
- A Leakage Efficient Data TLB Design for Embedded Processors
- A Leakage Efficient Instruction TLB Design for Embedded Processors