クロック系消費電力に着目した可変段数パイプラインプロセッサの低電力化

スポンサーリンク

概要

• 論文の詳細を見る

著者

• 中林 智之

  三重大学大学院工学研究科情報工学専攻

関連論文

• 可変段数パイプラインプロセッサのチップ試作と評価
• VSPプロセッサ用パイプラインレジスタ(LDS-cell)の低電力化手法の提案と評価
• 可変段数パイプラインアーキテクチャ(VSP)の更なる低消費電力化手法の提案とLSI設計(コンピュータシステム技術,先端的コンピュータシステム技術及び一般)
• VSPプロセッサ用パイプラインレジスタ (LDS-cell) の低電力化手法の提案と評価
• Spilt-output Latchを用いたSemi-static TSPC DFFの提案と評価 (VLSI設計技術)
• クロック系消費電力に着目した可変段数パイプラインプロセッサの低電力化
• イン・オーダ・パイプラインに適した可変パイプライン段数プロセッサ制御機構の実装と評価
• クロック系消費電力に着目した可変段数パイプラインプロセッサの低電力化(計算機システム)

スポンサーリンク