高信頼性フェールセーフCPUの研究(安全性及び一般)
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概要
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バス同期2重系のフェールセーフCPUをシングルチップFPGA上にて実現する手法により,回路規模の縮小化と部品点数削減による高信頼化を達成できた.外乱や部品の単一故障に対して従来と同等のフェールセーフ性を確保しつつ,さらなる信頼性の向上を実現するため,FPGAシングルチップ内に3個のCPUを搭載し,いずれかが故障した時に,内部で切替える事で高信頼化を実現する手法を開発した.本研究報告では,開発した手法の基本構成,基本動作及び故障時動作について説明する.
- 社団法人電子情報通信学会の論文
- 2010-12-03
著者
-
中村 英夫
日本大学
-
中村 英夫
日本大学理工学部電子情報工学科
-
小川 泰生
日本信号株式会社研究開発センター新商品・技術開発室
-
中村 英夫
日本大学理工学部
-
小川 泰生
日本信号(株) 研究開発センター 新商品・技術開発室
-
浅見 朗久
日本信号株式会社
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