1-1 フェールセーフCPUの高信頼化に関する研究(セッション1「試験,故障解析,部品,要素技術の信頼性,ハードウェア面(1)」)
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概要
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安全性が要求される鉄道信号保安装置である電子連動装置やATS装置などには,バス同期2重系によるフェールセーフコンピュータシステムが多く用いられている.バス同期2重系方式は,CPUの動作クロックごとにCPUのデータバスをフェールセーフ(FS)バス照合回路で比較し,不一致時には安全側に遷移させフェールセーフを達成している.このため,一過性のノイズや,素子故障による誤りは確実に検出し,安全性を保証するものの,機器故障として鉄道の運転阻害につながる問題がある.この問題を克服するために事業者によっては,予備系を備え,故障時には,もう一方の系に切り替えることで,稼働率を向上させているが,コスト増等の問題がある.本発表は,シングルチップのFPGA内に3個のCPUを搭載し,いずれかの故障発生時にも自動的に系の再構成を行い,CPUとして高信頼化を実現するものである.
- 2010-11-05
著者
-
中村 英夫
日本大学
-
中村 英夫
日本大学理工学部電子情報工学科
-
小川 泰生
日本信号株式会社研究開発センター新商品・技術開発室
-
中村 英夫
日本大学理工学部
-
小川 泰生
日本信号(株) 研究開発センター 新商品・技術開発室
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