CoreSymphonyの実現に向けた高性能フロントエンドアーキテクチャ
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概要
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CoreSymphonyは,複数の発行幅の狭いコアを協調動作させることで1つの発行幅の広い仮想コアを形成し,逐次処理性能を向上させるアーキテクチャ技術である.CoreSymphonyは高い逐次処理性能を達成することができる.しかし,CoreSymphonyの初期実装では,フロントエンド部に最大4コア協調時を想定した複雑な分岐予測機構が存在する.本稿では,従来のフロントエンドを見直し,ハードウェア複雑性の削減とさらなる高性能化を試みる.SPEC2006ベンチマークを用いて評価を行った結果,提案するフロントエンドは,4コア協調時において8KBの分岐予測器を用いた場合に,平均7.0%のIPCの向上を達成した.
- 2011-04-06
著者
-
吉瀬 謙二
東京工業大学
-
坂口 嘉一
東京工業大学大学院情報理工学研究科
-
坂口 嘉一
東京工業大学 工学部情報工学科
-
永塚 智之
東京工業大学工学部情報工学科
-
松村 貴之
東京工業大学大学院情報理工学研究科
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