Cellプロセッサの分岐ペナルティを軽減するソフトウェア分岐予測の可能性検討(プロセッサ・アーキテクチャ(2),「ハイパフォーマンスコンピューティングとアーキテクチャの評価」に関する北海道ワークショップ(HOKKE-2007))

概要

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今日のパイプライン段数の多い高性能プロセッサにおいては,分岐予測ミスのペナルティが大きいために分岐予測の精度がその性能を左右する.しかし最近では,回路面積の削減などのためにハードウェアでおこなう分岐予測を簡素化した高性能プロセッサが市場に出荷されている.そのような簡素なハードウェア分岐予測しか持たないプロセッサでは,分岐予測ミスが多発することで性能を低下するおそれがある.本稿では,簡素なハードウェア分岐予測しか持たないプロセッサを対象として,従来はハードウェアでおこなっていた分岐予測をソフトウェアで実現するソフトウェア分岐予測の枠組みを提案する.また,Cellプロセッサに含まれるSynergistic Processor Elementにおけるソフトウェア分岐予測の可能性を検討する.バブルソートをベースにして飽和型2ビットカウンタ方式のソフトウェア分岐予測を実装する場合に,予測精度の向上および分岐予測ミスペナルティの削減が可能であること,最大で17%の性能向上を得られることを確認する.
一般社団法人情報処理学会の論文
2007-03-01