分周数分解能0.5を実現する並列型デュアルモジュラスプリスケーラを搭載したPLLシンセサイザ(学生研究会/一般)
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概要
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フラクショナルN-PLLシンセサイザにおいて,可変分周回路の分周数分解能を従来の1から0.5とすることでフラクショナル分周動作に起因する雑音を6dB低減できる.ここでは,回路構成及び制御方法が簡易なパルススワロー型可変分周回路により分周数分解能0.5を実現するPLLシンセサイザについて報告する.分周数分解能0.5を得るために,分周数PとP+0.5に切り替えられる並列型デュアルモジュラスプリスケーラ(DMP)を考案した.並列型DMPを実装した5GHz帯で動作するPLLシンセサイザを0.13μm CMOSプロセスを用いて試作し,本回路の有用性を示した.
- 2010-02-25
著者
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