動的再構成可能なシストリック・アレイの一構成法とFPGA実装(専用システム,ネットワーク技術及び一般)

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概要

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• 動的再構成プロセッサは,ASICの高速性とFPGAの柔軟性,そして優れた面積効率を持つ回路として近年注目されている.本稿では,動的再構成可能なシストリック・アレイを提案する.行列演算を行う単純なPEを用いてアレイを構築し,規模の異なる問題に適応する.また,計算資源を部分的に再構成して,問題を処理する.本稿では,シミュレーションによって,提案する手法の有効性を確認し,さらにFPGAへの実装結果についても述べる.

• 社団法人電子情報通信学会の論文
• 2008-12-11

著者

• 金杉 昭徳

  東京電機大学大学院工学研究科電子工学専攻

• 金杉 昭徳

  東京電機大学大学院工学研究科

• 石村 俊介

  東京電機大学大学院工学研究科電子工学専攻

• 早川 雄貴

  東京電機大学大学院工学研究科電子工学専攻

• 石村 俊介

  東京電機大学大学院工学研究科

• 金杉 昭徳

  東京電機大学

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