動的再構成のためのセル割り当て回路の設計(プロセッサ,DSP,画像処理技術及び一般)
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概要
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本論文は動的再構成のためのセル割り当てアルゴリズム,VHDLによる設計,シミュレーションによる動作確認について述べる.また回路規模,動作速度について考察する.対象とするシステムは同一のセルの繰り返しから構成されるアレイシステムである.88個のセルを再構成する場合,回路規模は約33,000ゲート,1回の再構成に要した時間は約12.9μsであった.
- 2004-10-15
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