位相ジッタ測定によるPLLジッタ性能の最適化手法(VLSI回路,デバイス技術(高速,低電圧,低電力))

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概要

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• システムLSI用位相同期回路(PLL)の位相ジッタを測定し、PLLのパラメータを変更させることによりジッタ特性を最適化する手法を開発した。テストチップを作成し最適化手法の有効性を実証したので報告する。テストチップに内臓されたPLLは0.15umCMOSプロセスで作成され250MHzから2GHzまで発振可能であり、位相ジッタを直接測定できるジッタ検出回路を持つ。本手法は、回路の起動時に大域的探索手法によりPLLの最適パラメータ設定を探り出し、その後は局所的探索手法によりPLLの最適パラメータを維持することが可能である。本手法により、プロセスばらつきによるチップのジッタ特性のばらつきが抑制される。さらに電源ノイズ、あるいは温度変動よるジッタ特性劣化も抑制できることが実験により証明された。

• 2004-08-12

著者

• 道正 志郎

  松下電器産業(株) 戦略半導体開発センタ

• 道正 志郎

  松下電器産業(株)

• 道正 志郎

  松下電器産業 半導体社 開発本部 Lsi先行開発センタ

• 柳沢 直志

  松下電器産業(株)戦略半導体開発センタ

• 道正 志郎

  パナソニック(株) 戦略半導体開発センター

• 道正 志郎

  パナソニック(株)戦略半導体開発センター

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